Gruppe 1: Physikalische Grundlagen – Vom Halbleiter zum Schalter (Hosna & Marie)
Aufgabenstellung: Erklärt die physikalische Basis unserer Computer und wie aus Halbleitern elektronische Schalter gebaut werden.
Kern (Einzelvortrag / Person 1): Halbleiterphysik und Transistoren
- Erklärt das Konzept der Dotierung (n-Dotierung für freie Elektronen, p-Dotierung für Löcher/Verarmung).
- Zeigt, warum die Grenze zwischen N- und P-dotierten Bereichen isoliert.
- Erläutert die Funktionsweise von Feldeffekttransistoren (NMOS und PMOS) als durch Spannung steuerbare elektronische Schalter.
Zusatz (Doppelvortrag / Person 2): Historie und Miniaturisierung
- Zeichnet die historische Entwicklung der logischen Schalter nach: Mechanische Relais → Vakuumröhren → Transistoren → Integrierte Schaltkreise (ICs).
- Erklärt kurz das „Moore’sche Gesetz“ und warum die Miniaturisierung aktuell an physikalische Grenzen stößt.
Nicht Teil des Vortrags: Detaillierte Erläuterungen zu Bipolartransistoren (es reicht die Nennung, dass FETs für Computerchips wichtiger sind).
Gruppe 2: Kombinatorische Logik I – Das CMOS-Prinzip und universelle Gatter (Josie & Berfin)
Aufgabenstellung: Zeigt, wie aus den Transistoren aus Gruppe 1 logische Gatter gebaut werden und warum bestimmte Gatter besonders wichtig sind.
Kern (Einzelvortrag / Person 1): CMOS-Grundgatter
- Erklärt das CMOS-Prinzip am Beispiel des Inverters (NOT-Gatters) mit einem NMOS- und PMOS-Transistor.
- Begründet, warum NMOS und PMOS komplementär eingesetzt werden.
- Konstruiert das CMOS-NAND- und CMOS-NOR-Gatter (serielle/parallele Anordnung).
Zusatz (Doppelvortrag / Person 2): Funktionale Vollständigkeit und XOR
- Erklärt das Prinzip der „funktionalen Vollständigkeit“: Zeigt (gern per Simulation), wie man allein aus NAND-Gattern ein UND, ein ODER und ein NICHT bauen kann.
- Stellt das XOR-Gatter (Exklusiv-ODER) vor und demonstriert dessen Logik.
Bekannt vorausgesetzt: Funktionsweise von NMOS und PMOS (Vortrag 1).
Gruppe 3: Kombinatorische Logik II – Rechnen mit Strom (Das Rechenwerk) (Sunny & Oliver)
Aufgabenstellung: Erklärt, wie der Computer mit Hilfe der Logikgatter tatsächlich rechnen (addieren) kann.
Kern (Einzelvortrag / Person 1): Halb- und Volladdierer
- Führt kurz in die binäre Addition ein.
- Konstruiert einen Halbaddierer (aus XOR und AND) und erklärt, warum er „halb“ heißt (fehlender Übertrag-Eingang).
- Erweitert die Schaltung zum Volladdierer (Einbeziehung des Carry-In).
Zusatz (Doppelvortrag / Person 2): 4-Bit-Addierer und Überlauf
- Stellt einen 4-Bit-Addierer als Reihenschaltung von Volladdierern vor.
- Nutzt eine Simulation (z. B. Falstad, Logisim) zur Display-Darstellung einer Rechnung (z. B. 2+7).
- Erklärt das Problem des „Carry-Out“ (Overflow), wenn das Ergebnis den 4-Bit-Zahlenraum verlässt.
- Optional: Kurzer Ausblick auf das Zweierkomplement für die Subtraktion.
Bekannt vorausgesetzt: XOR, AND, OR-Gatter.
Gruppe 4: Sequentielle Logik – Das Gedächtnis des Computers (Max & Zana)
Aufgabenstellung: Gatter vergessen Signale sofort. Erklärt, wie Schaltungen gebaut werden, die Zustände dauerhaft speichern können.
Kern (Einzelvortrag / Person 1): Das RS-Flip-Flop
- Erklärt das Problem der kombinatorischen Logik (kein Gedächtnis).
- Stellt das RS-Flip-Flop (Reset-Set) aus zwei rückgekoppelten NOR-Gattern vor.
- Zeigt (per Simulation oder Wahrheitstabelle), wie diese Schaltung 1 Bit dauerhaft speichert.
Zusatz (Doppelvortrag / Person 2): Taktung und Register
- Erklärt das Problem unkontrollierten Umschaltens und führt das D-Flip-Flop (Data) ein.
- Erklärt die Notwendigkeit eines Taktgebers (Clock-Signal).
- Zeigt, wie man mehrere D-Flip-Flops zu einem 4-Bit-Register zusammenschließt, das auf Takt reagiert.
Bekannt vorausgesetzt: NOR-Gatter.
Gruppe 5: Architektur eines Computers – Die Von-Neumann-Architektur (Xenia & Elyas)
Aufgabenstellung: Setzt die bisherigen Bauteile zu einem vollständigen Rechner zusammen und erklärt das innere Zusammenspiel der CPU.
Kern (Einzelvortrag / Person 1): Komponenten und Bus-Systeme
- Stellt die Von-Neumann-Architektur vor.
- Erklärt die Kernkomponenten der CPU: Steuerwerk (Control Unit), Rechenwerk (ALU) und Register (aus Vortrag 4).
- Erläutert die drei Bus-Systeme (Daten-, Adress- und Steuerbus) zur Kommunikation mit dem RAM.
Zusatz (Doppelvortrag / Person 2): Befehlszyklus und Optimierung
- Erklärt den „Fetch-Decode-Execute-Zyklus“: Wie holt das Steuerwerk Befehle aus dem RAM, decodiert sie und lässt sie von der ALU ausführen?
- Gibt einen Ausblick auf moderne Optimierungen wie Pipelining (Fließbandverarbeitung), um Wartezeiten zu reduzieren.
Bekannt vorausgesetzt: ALU (Vortrag 3) und Register/Taktung (Vortrag 4).
Gruppe 6: Speichertechnologien und Hierarchien (Fabian & Felix)
Aufgabenstellung: Beleuchtet die Evolution der Datenspeicherung und warum ein Computer verschiedene Arten von Speicher benötigt.
Kern (Einzelvortrag / Person 1): Die Speicherhierarchie
- Erklärt die moderne Speicherhierarchie (Register → Cache → RAM → Massenspeicher).
- Erklärt das Prinzip: Je näher an der CPU, desto schneller, teurer und kleiner.
- Erläutert kurz den Unterschied zwischen flüchtigem Speicher (braucht Strom) und nicht-flüchtigem Speicher.
Zusatz (Doppelvortrag / Person 2): Evolution des Massenspeichers
- Zeigt den historischen Weg des Massenspeichers auf.
- Erklärt das physikalische Grundprinzip von Lochkarten (mechanisch), Magnetkern/Festplatten (magnetische Polarisation), CD/DVD (optisch) und SSD/Flash (Floating-Gate-Transistoren / Quantenmechanik).
Nicht Teil des Vortrags: Tiefgehende chemisch-physikalische Materialanalysen von Speichermedien.
Gruppe 7: Befehlssätze und Prozessorphilosophien (Hard-/Software-Schnittstelle) (Houmam)
Aufgabenstellung: Erklärt, wie Prozessoren Befehle aus Nullen und Einsen verstehen und welche Architektur-Philosophien es gibt.
Kern (Einzelvortrag / Person 1): Instruction Set Architecture (ISA)
- Erklärt, was ein Befehlssatz (ISA) ist.
- Zeigt den allgemeinen Aufbau eines Maschinenbefehls (Opcode + Operand/Adresse).
- Erläutert, wie ein bestimmtes Bitmuster (Opcode) im Steuerwerk ganz bestimmte elektronische Schaltungen aktiviert.
Zusatz (Doppelvortrag / Person 2): CISC vs. RISC
- Stellt die CISC-Architektur (Complex Instruction Set Computer, z. B. x86 in PCs) vor.
- Vergleicht diese mit der RISC-Architektur (Reduced Instruction Set Computer, z. B. ARM in Smartphones/Apple).
- Nennt Vor- und Nachteile (Stromverbrauch, Befehlsdichte, Komplexität des Steuerwerks).
Bekannt vorausgesetzt: Fetch-Decode-Execute-Zyklus (Vortrag 5).
Gruppe 8: Hardwarenahe Programmierung – Assembly Code (Luisa & Leonard)
Aufgabenstellung: Zeigt, wie Menschen Programme schreiben, die direkt von der CPU (den Transistoren) verstanden werden.
Kern (Einzelvortrag / Person 1): Maschinencode vs. Assembler
- Erklärt den Sprung von unlesbarem Binärcode zu Mnemonics (z. B. ADD, MOV, JMP).
- Teilt Befehle in Kategorien ein (Transportbefehle, Arithmetische Befehle, Steuer/Sprungbefehle).
Zusatz (Doppelvortrag / Person 2): Live-Programmierung im Simulator
- Stellt einen CPU-Simulator vor (z. B. "Little Man Computer", "8-Bit Web-Simulator").
- Schreibt ein kurzes Programm (z. B. Addition zweier Zahlen aus dem Speicher oder eine Endlosschleife).
- Führt das Programm Schritt für Schritt aus, um die Arbeitsweise der Vorträge 3, 4, 5 und 7 in Aktion zu zeigen.